先进封装产业链：2.5D、3D、Chiplet与HBM

摘要

HBM4量产、HBM4E送样、UCIe 3.0和更大尺寸中介层，正在把芯片竞争从“单颗晶体管密度”推向系统级集成。先进封装已不是后道代工，而是共同决定算力、带宽、功耗、良率和交付能力的核心制造环节。下一轮瓶颈将集中在互连、散热、测试与大尺寸封装良率。

一、为什么现在重要：算力瓶颈正在从计算芯片转向整个封装系统

JEDEC发布的JESD270-4 HBM4标准将接口宽度从HBM3的1024位提高至2048位，单引脚速率最高8Gb/s，单堆栈带宽最高2TB/s，并将独立通道数由16个增加至32个。(businesswire.com)

产业推进速度已经超过基础标准口径。美光于2026年第一季度开始批量出货36GB、12层HBM4，单引脚速度超过11Gb/s，单堆栈带宽超过2.8TB/s，较其HBM3E功耗效率提升超过20%；SK海力士在2026年第二季度开始批量出货HBM4；三星、SK海力士又分别在2026年5月和6月送出最高16Gb/s的12层HBM4E样品。(Micron Technology)

与此同时，UCIe 3.0把芯粒互连速率提高至48GT/s和64GT/s，兼容标准封装和先进封装，并增加运行时校准、低功耗管理和100毫米边带连接等功能。这意味着Chiplet正从单一厂商内部接口，逐步走向更可复用的系统互连生态。(UCIe Consortium)

当计算芯片、HBM、I/O芯粒和电源模块被放进同一封装后，性能不再只由最先进的逻辑节点决定。中介层布线密度、封装面积、HBM数量、供电网络、热阻、翘曲和最终测试都可能成为系统瓶颈。

二、先厘清概念：Chiplet不是一种封装工艺

Chiplet 是一种系统架构：把原本单片SoC中的计算、I/O、缓存、模拟或其他功能拆分成多个裸片，再在封装内互连。拆分后的裸片可以采用不同制程，以改善成本、良率和产品复用。

2.5D封装 通常把逻辑芯片和HBM并排放置在硅中介层、RDL中介层或局部硅桥上。裸片没有垂直叠在一起，但通过高密度中介层实现短距离互连。

3D封装 则把一个裸片直接堆叠在另一个裸片之上，通过微凸点或混合键合连接。它能进一步缩短互连距离，却提高了热管理、对准、测试和返工难度。

HBM 是使用TSV将多层DRAM裸片垂直堆叠，再通过基底裸片与计算芯片连接的高带宽存储。HBM自身已经是3D堆叠结构，而计算芯片与多个HBM堆栈通常又通过2.5D平台进行系统集成。(micron.com)

因此，Chiplet回答“系统如何拆分”，2.5D和3D回答“裸片如何物理连接”，HBM回答“存储如何通过垂直堆叠获得超宽接口”。三者并非互斥概念。

三、关键技术参数对照

口径提示： 标准最高值、厂商实验或产品指标、客户系统运行速度和量产稳定速度不是同一概念，不应据此直接给厂商排序。

四、产业链与商业模式：价值池向系统集成迁移

先进封装产业链包括：芯片与封装协同设计、Die-to-Die接口IP、计算和I/O裸片、HBM晶圆制造、TSV与晶圆减薄、微凸点或混合键合、硅中介层和RDL、ABF载板、底部填充和塑封材料、封装设备、检测量测、测试机与探针卡、散热材料及最终系统组装。

传统封测主要按封装数量、引脚数和测试时长收费；先进封装的价值则更多来自工程服务、复杂工艺步骤、昂贵材料和产能稀缺。客户需要封装厂或晶圆代工厂在产品设计阶段介入，对裸片尺寸、凸点布局、布线、功率分配和散热进行协同设计。因此，商业关系从“完成后道工序”转向“共同定义系统”。

台积电的3DFabric体系同时包括前端3D堆叠SoIC和后端CoWoS、InFO-oS等技术；CoWoS-S采用硅中介层，CoWoS-R采用RDL中介层，CoWoS-L则结合RDL和局部硅互连。CoWoS-R目前披露的最小布线节距为4µm，即2µm线宽和2µm线距。(3dfabric.tsmc.com)

英特尔则以EMIB提供2.5D局部硅桥互连，以Foveros提供3D堆叠，并进一步推进小于5µm间距的Foveros Direct混合键合。不同路线并不存在简单的先进或落后关系，关键取决于芯片面积、互连密度、成本、散热和供应链选择。(Newsroom)

五、HBM为什么难：良率是乘法，而不是加法

HBM制造需先完成DRAM裸片、带TSV的裸片和逻辑基底裸片制造，再进行减薄、测试、堆叠、键合、填充和最终测试。美光披露，只有通过测试的裸片才会进入堆叠流程，完成的HBM堆栈还需再次测试所有连接。(micron.com)

HBM的系统良率可以近似理解为：

逻辑裸片良率 × 多层DRAM裸片良率 × TSV良率 × 堆叠键合良率 × 中介层良率 × 最终封装良率。

任何一个环节的微小缺陷，都可能报废已经叠加了大量前序价值的封装。堆叠层数从8层、12层向16层提高后，减薄、翘曲、裂纹、空洞和热应力控制难度会继续上升。

这也解释了“已送样”“通过功能测试”“获得客户认证”“批量出货”和“高良率量产”之间的巨大差别。HBM竞争不只看标称速度，还要看良率、功耗、热阻、供货稳定性以及与计算平台共同验证的能力。

六、竞争格局：晶圆代工、存储厂和封测厂边界模糊

在2.5D和3D平台层，台积电、英特尔和三星均通过前道工艺、封装和设计生态形成系统能力；在HBM层，SK海力士、三星和美光推进HBM4及HBM4E；在外包封测层，ASE等企业继续向扇出、硅桥和面板级封装扩展。(3dfabric.tsmc.com)

先进封装正在改变传统的产业边界。晶圆代工厂掌握前道设备、硅中介层和先进制程协同，存储厂掌握DRAM和HBM堆叠，封测厂掌握大规模组装、测试和客户服务。未来不一定由单一类型企业通吃，而可能形成“代工厂负责核心平台、存储厂交付HBM、封测厂承接部分组装与测试”的多层协作。

检测和量测的重要性同步上升。KLA披露的先进封装检测系统可处理已键合、减薄、翘曲和切割后的晶圆，并在TSV、RDL、铜柱和预键合等关键步骤检测低至150nm的缺陷；其量测产品还覆盖晶圆翘曲、键合空洞和晶圆对晶圆套刻。(KLA)

中国大陆企业已覆盖封装测试、载板、塑封料、底填料、测试设备、键合和部分中介层工艺，但关于具体HBM客户、HBM量产良率、等同CoWoS的有效产能及订单金额，公开资料未能确认。不能把“具备先进封装技术平台”直接写成“已形成HBM大规模量产能力”。

七、核心瓶颈与风险

封装良率。 大尺寸中介层和多芯粒结构增加缺陷机会，一颗低良率裸片可能拖累整个系统。

翘曲与热应力。 硅、铜、有机载板和塑封材料热膨胀系数不同，封装面积越大、功率越高，翘曲和焊点可靠性越难控制。

混合键合洁净度与对准。 互连间距缩小后，微小颗粒、表面粗糙度和套刻误差都可能造成开路或短路。

散热与供电。 3D堆叠缩短互连，却可能把高功率裸片放在更难散热的位置；HBM数量和计算芯片功率增加，也会提高电源完整性难度。

已知良品裸片测试。 裸片在封装前测试不足，会把缺陷带入高价值封装；测试过度又会增加成本和周期。

产能与设备专用性。 大尺寸中介层、先进键合和HBM测试设备投资额高，若客户平台迭代或需求下修，专用产能可能面临利用率风险。

对未公开确认的客户认证、订单、封装月产能和扩产进度，均应写明“公开资料未能确认”。厂商所称“客户送样”不能自动等同于设计定点或量产订单。

八、投资、招商与企业战略启示

对产业研究与投资分析

分析先进封装不能只数“HBM概念公司”。应分别判断企业处于设计IP、HBM晶圆、TSV、键合、中介层、载板、材料、检测还是测试环节；再考察其收入来自研发样品、设备交付还是持续量产。高价值信号包括客户认证、有效产能、良率、重复订单和单位封装面积价值，而不是单纯规划产能。

对地方招商

先进封装集群需要晶圆级洁净工艺、载板与材料、键合设备、检测量测、测试工程和热管理共同存在。仅引入一家封测厂而缺乏中介层、材料、测试和设备维护，难以形成真正的Chiplet生态。招商项目评估还应加入用水、用电、洁净度、振动、危化品和客户协同条件。

对企业战略

芯片企业应在架构阶段同步进行封装和热设计，避免芯片流片完成后才寻找封装方案；封测企业应从“加工工艺”向仿真、协同设计和良率数据平台延伸；材料和设备企业则应围绕大尺寸封装、低翘曲、混合键合和高频测试建立专用产品线。

九、未来6—18个月关键信号

1. HBM4在三家主要存储厂的客户认证、量产良率和实际出货节奏。
2. HBM4E从送样进入量产的时间，以及16Gb/s指标在客户系统中的稳定运行速度。
3. 16层HBM的减薄、热阻和良率表现，能否从样品转向规模化供货。
4. CoWoS、EMIB、Foveros等平台继续扩大封装面积后的良率和交付周期。
5. UCIe 3.0是否出现跨厂商、跨代工平台的实际互操作产品。
6. 混合键合间距缩小后，检测、量测和返工体系是否同步成熟。
7. ASE 310×310mm面板级产线能否按计划于2027年上半年投产并达到经济良率。
8. 国内企业是否开始披露可核验的HBM或大型2.5D封装客户、产量与良率数据。

十、结论

先进封装的本质，不是把更多芯片“装在一起”，而是把计算、存储、互连、供电和散热重新设计成一个系统。2.5D解决高带宽并排互连，3D进一步缩短垂直互连，Chiplet提高产品复用和节点组合灵活性，HBM则通过超宽接口缓解内存带宽瓶颈。随着封装面积和堆叠层数增加，价值池将持续向中介层、键合、检测、测试、材料和热管理迁移。但先进封装最终仍是一门良率生意：参数领先只有转化为稳定量产，才会成为商业壁垒。

常见问题

Q1：2.5D和3D封装谁更先进？

不能简单排序。3D互连更短、更密集，但散热和制造难度更高；2.5D更适合把大计算芯片与多个HBM并排集成。选择取决于系统目标。

Q2：采用Chiplet一定比单片芯片便宜吗？

不一定。Chiplet可以提高裸片良率和复用率，但会增加封装、中介层、接口IP、测试和协同设计成本。只有拆分收益大于新增系统成本时，经济性才成立。

Q3：HBM容量和带宽有什么区别？

容量决定能放多少数据，带宽决定每秒能传输多少数据。例如36GB HBM4可以存储36GB数据，而超过2.8TB/s表示数据可被处理器高速读取和写入。(micron.com)

可引用结论

1. Chiplet是一种系统架构，2.5D和3D是实现这种架构的物理集成方式。
2. 先进封装不是摩尔定律的替代品，而是把制程、存储、互连和散热重新组合成系统级摩尔定律。
3. HBM竞争的核心不是一张速度参数表，而是良率、功耗、热阻和稳定交付的乘积。
4. 封装面积越大、芯粒越多，检测与测试越接近整个系统的“良率操作系统”。

相关搜索关键词

HBM4量产良率、CoWoS中介层尺寸、UCIe 3.0 Chiplet、混合键合技术、先进封装翘曲检测

参考资料

1. 一手｜UCIe Consortium：UCIe 3.0规范
2. 一手｜TSMC：CoWoS技术平台
3. 一手｜TSMC：3DFabric与晶圆级系统集成
4. 一手｜JEDEC：JESD270-4 HBM4标准发布
5. 一手｜Micron：HBM4产品说明
6. 一手｜Micron：HBM4量产出货公告
7. 一手｜SK海力士：2026年第二季度经营结果
8. 一手｜SK海力士：HBM4E样品出货
9. 一手｜三星电子：HBM4E样品出货
10. 一手｜Intel Foundry：EMIB与Foveros Direct路线
11. 一手｜ASE：310×310mm面板级封装产线
12. 一手｜KLA：先进封装检测与量测产品
13. 一手｜SEMI：2026年封装与测试设备预测